مارك: VHDL Implementation for a Balanced Ternary Adder Tree in FPGA

المؤلف الرئيسي:	Al Otaibi, Ahmed
التاريخ الميلادي:	2010
موقع:	Melbourne
الصفحات:	1 - 48
رقم MD:	752529
نوع المحتوى:	رسائل جامعية
اللغة:	العربية
الدرجة العلمية	رسالة ماجستير
الجامعة	RMIT University
الكلية	School of Electrical and Computer Engineering
الدولة	أستراليا
المصدر:	قاعدة المنظومة للرسائل الجامعية
الحالة	تمت المناقشة
قواعد المعلومات:	Thesis
رابط المحتوى:	المستخلص من قاعدة المنظومة للرسائل الجامعية

LEADER	00963nam a22002417a 4500
001	0299229
040		\|a قاعدة المنظومة للرسائل الجامعية
041		\|a ara
100		\|9 396582 \|a Al Otaibi, Ahmed \|e Auth.
245		\|a VHDL Implementation for a Balanced Ternary Adder Tree in FPGA
260		\|a Melbourne \|c 201?
300		\|a 1 - 48
336		\|a رسائل جامعية
502		\|b رسالة ماجستير \|c RMIT University \|f School of Electrical and Computer Engineering \|g أستراليا \|o 0005
653		\|a تكنولوجيا المعلومات
653		\|a نظم المعلومات
653		\|a الحواسيب الرقمية الإلكترونية
653		\|a معالجة البيانات
856		\|u http://search.mandumah.com/Record/752529 \|y المستخلص من قاعدة المنظومة للرسائل الجامعية
940		\|a تمت المناقشة
950		\|c 752529
995		\|a Thesis
999		\|c 225793 \|d 225793